博通发布3.5D XDSiP芯片封装 6000平方毫米庞然巨物

博通在十二月八日发布了全新打造的革新性封装平台——博通3.5D XDSiP封装平台。该平台专门面向超高性能的人工智能和HPC处理器，其最高支持高达6000平方毫米的芯片面积，相当于大约八颗NVIDIA Blackwell架构的下一代旗舰芯片GB202的芯片面积总和。此技术显著地扩展了封装技术的极限，使得处理性能跃升到了新的高度。

博通3.5D XDSiP封装平台的技术实现，离不开台积电的CoWoS-L封装技术的支持。该技术融合了先进的2.5D集成技术和创新的3D封装技术，因此得名“3.5D”。通过这种创新技术，可以将3D堆栈芯片、网络与I/O芯粒以及HBM内存紧密地整合在一起，构成强大的系统级封装（SiP）。其中，最大的中介层面积达到了惊人的4719平方毫米，相当于光罩面积的5.5倍。更令人振奋的是，该平台可以封装最多达12颗的HBM3或者HBM4高带宽内存芯片。

为了实现最高性能，博通采取了一种独特的设计策略。他们建议分别设计不同的计算芯粒，并采用F2F面对面的方法，借助混合铜键合（HCB）技术，将这些不同的芯粒紧密堆叠在一起。关键之处在于使用无凸起HCB技术，将上层Die与底层Die无缝堆叠，彻底摒弃了传统的TSV硅通孔技术。这一创新带来了诸多优势：信号连接数量大幅增加，信号传输路径大大缩短，互连功耗降低最多可达90%，极大地降低了延迟，使得堆叠结构更加灵活。

博通计划利用这一领先的封装技术为客户定制AI和HPC处理器以及ASIC芯片。该公司将提供丰富的知识产权（IP），包括HBM PHY、PCIe、GbE等全套芯粒方案以及硅光子技术。这将使客户能够专注于设计处理器的最核心部分——处理单元架构，而无需分心于外围IP和封装设计。博通预计首款产品将在未来的2026年推出，届时将为全球的计算能力带来前所未有的提升。这一创新无疑将引领未来科技发展的潮流，为全球的计算行业带来革命性的变革。